台积电启动1.4nm制程技术研发

　　从过去一段时间的报道来看，台积电在 3nm 和 2nm 工艺的开发上都取得了不错的进展。此次台积电魏总确认，N2工艺节点将如期采用Gate-all-around FET（GAAFET）晶体管。该制造工艺仍依赖极紫外 (EUV) 光刻技术，预计将在 2024 年底前准备好进行风险生产，并在 2025 年底前投入大批量生产。

　　随着2nm工艺开发的突破，台积电开始考虑推进下一个工艺节点。传闻1.4nm级别的技术可能会在6月份举行的技术研讨会上正式公布，届时可能会公布一些技术细节。据 Business Korea 报道，台积电计划在 6 月重新分配其 N3 工艺节点团队，组建 1.4nm 级制造工艺的研发团队。

　　目前尚不清楚英特尔和三星将使用哪种工艺来对台积电的 1.4 纳米工艺进行基准测试。根据英特尔去年发布的制程技术路线图，目前只有英特尔18A（1.8nm级别）计划。英特尔计划在英特尔 20A 工艺节点引入两项突破性技术 RibbonFET 和 PowerVia。它最近还发誓要在 2024 年底之前推出带有改进的 RibbonFET 的英特尔 18A（1.8nm 级），领先于台积电的 2nm 工艺，以实现每瓦性能的领先地位。

　　不少业内人士对代工厂的制造工艺计划持怀疑态度，担心研发中会有更多不可预测的障碍，导致量产时间延迟或良率不理想。随着芯片尺寸越来越小，工艺技术壁垒越来越高，电路的绘制必须更加精确，生产管理也变得更加困难。